This patch refines the definition of AZX_MLCTL_SPA and AZX_MLCTL_CPA
and add more definitions of ML registers
Signed-off-by: Libin Yang <libin.yang@intel.com>
Signed-off-by: Takashi Iwai <tiwai@suse.de>
 #define AZX_REG_ML_LOUTPAY             0x20
 #define AZX_REG_ML_LINPAY              0x30
 
-#define AZX_MLCTL_SPA                  (1<<16)
-#define AZX_MLCTL_CPA                  23
-
+#define ML_LCTL_SCF_MASK                       0xF
+#define AZX_MLCTL_SPA                          (0x1 << 16)
+#define AZX_MLCTL_CPA                          (0x1 << 23)
+#define AZX_MLCTL_SPA_SHIFT                    16
+#define AZX_MLCTL_CPA_SHIFT                    23
 
 /* registers for DMA Resume Capability Structure */
 #define AZX_DRSM_CAP_ID                        0x5
 
 {
        int timeout;
        u32 val;
-       int mask = (1 << AZX_MLCTL_CPA);
+       int mask = (1 << AZX_MLCTL_CPA_SHIFT);
 
        udelay(3);
        timeout = 150;
        do {
                val = readl(link->ml_addr + AZX_REG_ML_LCTL);
                if (enable) {
-                       if (((val & mask) >> AZX_MLCTL_CPA))
+                       if (((val & mask) >> AZX_MLCTL_CPA_SHIFT))
                                return 0;
                } else {
-                       if (!((val & mask) >> AZX_MLCTL_CPA))
+                       if (!((val & mask) >> AZX_MLCTL_CPA_SHIFT))
                                return 0;
                }
                udelay(3);