* descriptor base address in the upper 8 bits.
  */
 struct jz4780_dma_hwdesc {
-       uint32_t dcm;
-       uint32_t dsa;
-       uint32_t dta;
-       uint32_t dtc;
+       u32 dcm;
+       u32 dsa;
+       u32 dta;
+       u32 dtc;
 };
 
 /* Size of allocations for hardware descriptor blocks. */
        dma_addr_t desc_phys;
        unsigned int count;
        enum dma_transaction_type type;
-       uint32_t status;
+       u32 status;
 };
 
 struct jz4780_dma_chan {
        unsigned int id;
        struct dma_pool *desc_pool;
 
-       uint32_t transfer_type;
-       uint32_t transfer_shift;
+       u32 transfer_type;
+       u32 transfer_shift;
        struct dma_slave_config config;
 
        struct jz4780_dma_desc *desc;
        unsigned int irq;
        const struct jz4780_dma_soc_data *soc_data;
 
-       uint32_t chan_reserved;
+       u32 chan_reserved;
        struct jz4780_dma_chan chan[];
 };
 
 struct jz4780_dma_filter_data {
-       uint32_t transfer_type;
+       u32 transfer_type;
        int channel;
 };
 
                            dma_device);
 }
 
-static inline uint32_t jz4780_dma_chn_readl(struct jz4780_dma_dev *jzdma,
+static inline u32 jz4780_dma_chn_readl(struct jz4780_dma_dev *jzdma,
        unsigned int chn, unsigned int reg)
 {
        return readl(jzdma->chn_base + reg + JZ_DMA_REG_CHAN(chn));
 }
 
 static inline void jz4780_dma_chn_writel(struct jz4780_dma_dev *jzdma,
-       unsigned int chn, unsigned int reg, uint32_t val)
+       unsigned int chn, unsigned int reg, u32 val)
 {
        writel(val, jzdma->chn_base + reg + JZ_DMA_REG_CHAN(chn));
 }
 
-static inline uint32_t jz4780_dma_ctrl_readl(struct jz4780_dma_dev *jzdma,
+static inline u32 jz4780_dma_ctrl_readl(struct jz4780_dma_dev *jzdma,
        unsigned int reg)
 {
        return readl(jzdma->ctrl_base + reg);
 }
 
 static inline void jz4780_dma_ctrl_writel(struct jz4780_dma_dev *jzdma,
-       unsigned int reg, uint32_t val)
+       unsigned int reg, u32 val)
 {
        writel(val, jzdma->ctrl_base + reg);
 }
        kfree(desc);
 }
 
-static uint32_t jz4780_dma_transfer_size(struct jz4780_dma_chan *jzchan,
-       unsigned long val, uint32_t *shift)
+static u32 jz4780_dma_transfer_size(struct jz4780_dma_chan *jzchan,
+       unsigned long val, u32 *shift)
 {
        struct jz4780_dma_dev *jzdma = jz4780_dma_chan_parent(jzchan);
        int ord = ffs(val) - 1;
        enum dma_transfer_direction direction)
 {
        struct dma_slave_config *config = &jzchan->config;
-       uint32_t width, maxburst, tsz;
+       u32 width, maxburst, tsz;
 
        if (direction == DMA_MEM_TO_DEV) {
                desc->dcm = JZ_DMA_DCM_SAI;
 {
        struct jz4780_dma_chan *jzchan = to_jz4780_dma_chan(chan);
        struct jz4780_dma_desc *desc;
-       uint32_t tsz;
+       u32 tsz;
 
        desc = jz4780_dma_desc_alloc(jzchan, 1, DMA_MEMCPY);
        if (!desc)
 {
        const unsigned int soc_flags = jzdma->soc_data->flags;
        struct jz4780_dma_desc *desc = jzchan->desc;
-       uint32_t dcs;
+       u32 dcs;
        bool ack = true;
 
        spin_lock(&jzchan->vchan.lock);
        struct jz4780_dma_dev *jzdma = data;
        unsigned int nb_channels = jzdma->soc_data->nb_channels;
        unsigned long pending;
-       uint32_t dmac;
+       u32 dmac;
        int i;
 
        pending = jz4780_dma_ctrl_readl(jzdma, JZ_DMA_REG_DIRQP);