return (struct amdgpu_device *)kgd;
 }
 
-static void lock_srbm(struct kgd_dev *kgd, uint32_t mec, uint32_t pipe,
+static void lock_srbm(struct amdgpu_device *adev, uint32_t mec, uint32_t pipe,
                        uint32_t queue, uint32_t vmid)
 {
-       struct amdgpu_device *adev = get_amdgpu_device(kgd);
-
        mutex_lock(&adev->srbm_mutex);
        nv_grbm_select(adev, mec, pipe, queue, vmid);
 }
 
-static void unlock_srbm(struct kgd_dev *kgd)
+static void unlock_srbm(struct amdgpu_device *adev)
 {
-       struct amdgpu_device *adev = get_amdgpu_device(kgd);
-
        nv_grbm_select(adev, 0, 0, 0, 0);
        mutex_unlock(&adev->srbm_mutex);
 }
 
-static void acquire_queue(struct kgd_dev *kgd, uint32_t pipe_id,
+static void acquire_queue(struct amdgpu_device *adev, uint32_t pipe_id,
                                uint32_t queue_id)
 {
-       struct amdgpu_device *adev = get_amdgpu_device(kgd);
-
        uint32_t mec = (pipe_id / adev->gfx.mec.num_pipe_per_mec) + 1;
        uint32_t pipe = (pipe_id % adev->gfx.mec.num_pipe_per_mec);
 
-       lock_srbm(kgd, mec, pipe, queue_id, 0);
+       lock_srbm(adev, mec, pipe, queue_id, 0);
 }
 
 static uint64_t get_queue_mask(struct amdgpu_device *adev,
        return 1ull << bit;
 }
 
-static void release_queue(struct kgd_dev *kgd)
+static void release_queue(struct amdgpu_device *adev)
 {
-       unlock_srbm(kgd);
+       unlock_srbm(adev);
 }
 
 static void program_sh_mem_settings_v10_3(struct kgd_dev *kgd, uint32_t vmid,
 {
        struct amdgpu_device *adev = get_amdgpu_device(kgd);
 
-       lock_srbm(kgd, 0, 0, 0, vmid);
+       lock_srbm(adev, 0, 0, 0, vmid);
 
        WREG32_SOC15(GC, 0, mmSH_MEM_CONFIG, sh_mem_config);
        WREG32_SOC15(GC, 0, mmSH_MEM_BASES, sh_mem_bases);
        /* APE1 no longer exists on GFX9 */
 
-       unlock_srbm(kgd);
+       unlock_srbm(adev);
 }
 
 /* ATC is defeatured on Sienna_Cichlid */
        mec = (pipe_id / adev->gfx.mec.num_pipe_per_mec) + 1;
        pipe = (pipe_id % adev->gfx.mec.num_pipe_per_mec);
 
-       lock_srbm(kgd, mec, pipe, 0, 0);
+       lock_srbm(adev, mec, pipe, 0, 0);
 
        WREG32_SOC15(GC, 0, mmCPC_INT_CNTL,
                CP_INT_CNTL_RING0__TIME_STAMP_INT_ENABLE_MASK |
                CP_INT_CNTL_RING0__OPCODE_ERROR_INT_ENABLE_MASK);
 
-       unlock_srbm(kgd);
+       unlock_srbm(adev);
 
        return 0;
 }
        m = get_mqd(mqd);
 
        pr_debug("Load hqd of pipe %d queue %d\n", pipe_id, queue_id);
-       acquire_queue(kgd, pipe_id, queue_id);
+       acquire_queue(adev, pipe_id, queue_id);
 
        /* HIQ is set during driver init period with vmid set to 0*/
        if (m->cp_hqd_vmid == 0) {
        data = REG_SET_FIELD(m->cp_hqd_active, CP_HQD_ACTIVE, ACTIVE, 1);
        WREG32_SOC15(GC, 0, mmCP_HQD_ACTIVE, data);
 
-       release_queue(kgd);
+       release_queue(adev);
 
        return 0;
 }
 
        m = get_mqd(mqd);
 
-       acquire_queue(kgd, pipe_id, queue_id);
+       acquire_queue(adev, pipe_id, queue_id);
 
        mec = (pipe_id / adev->gfx.mec.num_pipe_per_mec) + 1;
        pipe = (pipe_id % adev->gfx.mec.num_pipe_per_mec);
 
 out_unlock:
        spin_unlock(&adev->gfx.kiq.ring_lock);
-       release_queue(kgd);
+       release_queue(adev);
 
        return r;
 }
        if (*dump == NULL)
                return -ENOMEM;
 
-       acquire_queue(kgd, pipe_id, queue_id);
+       acquire_queue(adev, pipe_id, queue_id);
 
        for (reg = SOC15_REG_OFFSET(GC, 0, mmCP_MQD_BASE_ADDR);
             reg <= SOC15_REG_OFFSET(GC, 0, mmCP_HQD_PQ_WPTR_HI); reg++)
                DUMP_REG(reg);
 
-       release_queue(kgd);
+       release_queue(adev);
 
        WARN_ON_ONCE(i != HQD_N_REGS);
        *n_regs = i;
        bool retval = false;
        uint32_t low, high;
 
-       acquire_queue(kgd, pipe_id, queue_id);
+       acquire_queue(adev, pipe_id, queue_id);
        act = RREG32_SOC15(GC, 0, mmCP_HQD_ACTIVE);
        if (act) {
                low = lower_32_bits(queue_address >> 8);
                   high == RREG32_SOC15(GC, 0, mmCP_HQD_PQ_BASE_HI))
                        retval = true;
        }
-       release_queue(kgd);
+       release_queue(adev);
        return retval;
 }
 
        uint32_t temp;
        struct v10_compute_mqd *m = get_mqd(mqd);
 
-       acquire_queue(kgd, pipe_id, queue_id);
+       acquire_queue(adev, pipe_id, queue_id);
 
        if (m->cp_hqd_vmid == 0)
                WREG32_FIELD15(GC, 0, RLC_CP_SCHEDULERS, scheduler1, 0);
                if (time_after(jiffies, end_jiffies)) {
                        pr_err("cp queue pipe %d queue %d preemption failed\n",
                                        pipe_id, queue_id);
-                       release_queue(kgd);
+                       release_queue(adev);
                        return -ETIME;
                }
                usleep_range(500, 1000);
        }
 
-       release_queue(kgd);
+       release_queue(adev);
        return 0;
 }
 
 {
        struct amdgpu_device *adev = get_amdgpu_device(kgd);
 
-       lock_srbm(kgd, 0, 0, 0, vmid);
+       lock_srbm(adev, 0, 0, 0, vmid);
 
        /*
         * Program TBA registers
        WREG32(SOC15_REG_OFFSET(GC, 0, mmSQ_SHADER_TMA_HI),
                         upper_32_bits(tma_addr >> 8));
 
-       unlock_srbm(kgd);
+       unlock_srbm(adev);
 }
 
 #if 0