RTL_R32(tp, CSIDR) : ~0;
 }
 
-static void rtl_csi_access_enable(struct rtl8169_private *tp, u8 val)
+static void rtl_set_aspm_entry_latency(struct rtl8169_private *tp, u8 val)
 {
        struct pci_dev *pdev = tp->pci_dev;
        u32 csi;
        /* According to Realtek the value at config space address 0x070f
         * controls the L0s/L1 entrance latency. We try standard ECAM access
         * first and if it fails fall back to CSI.
+        * bit 0..2: L0: 0 = 1us, 1 = 2us .. 6 = 7us, 7 = 7us (no typo)
+        * bit 3..5: L1: 0 = 1us, 1 = 2us .. 6 = 64us, 7 = 64us
         */
        if (pdev->cfg_size > 0x070f &&
            pci_write_config_byte(pdev, 0x070f, val) == PCIBIOS_SUCCESSFUL)
 
 static void rtl_set_def_aspm_entry_latency(struct rtl8169_private *tp)
 {
-       rtl_csi_access_enable(tp, 0x27);
+       /* L0 7us, L1 16us */
+       rtl_set_aspm_entry_latency(tp, 0x27);
 }
 
 struct ephy_info {
        RTL_W8(tp, MCU, RTL_R8(tp, MCU) | EN_NDP | EN_OOB_RESET);
        RTL_W8(tp, DLLPR, RTL_R8(tp, DLLPR) & ~PFM_EN);
 
-       /* The default value is 0x13. Change it to 0x2f */
-       rtl_csi_access_enable(tp, 0x2f);
+       /* L0 7us, L1 32us - needed to avoid issues with link-up detection */
+       rtl_set_aspm_entry_latency(tp, 0x2f);
 
        rtl_eri_write(tp, 0x1d0, ERIAR_MASK_0011, 0x0000);