All RC complex drivers must call dw_pcie_setup_rc(). The ordering of the
call shouldn't be too important other than being after any RC resets.
There's a few calls of dw_pcie_setup_rc() left as drivers implementing
suspend/resume need it.
Link: https://lore.kernel.org/r/20201105211159.1814485-13-robh@kernel.org
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        struct dw_pcie *pci = to_dw_pcie_from_pp(pp);
        struct dra7xx_pcie *dra7xx = to_dra7xx_pcie(pci);
 
-       dw_pcie_setup_rc(pp);
        dra7xx_pcie_enable_interrupts(dra7xx);
 
        return 0;
 
        phy_init(ep->phy);
 
        exynos_pcie_deassert_core_reset(ep);
-       dw_pcie_setup_rc(pp);
        exynos_pcie_assert_reset(ep);
 
        exynos_pcie_enable_interrupts(ep);
 
        imx6_pcie_init_phy(imx6_pcie);
        imx6_pcie_deassert_core_reset(imx6_pcie);
        imx6_setup_phy_mpll(imx6_pcie);
-       dw_pcie_setup_rc(pp);
 
        return 0;
 }
 
        if (ret)
                return ret;
 
-       dw_pcie_setup_rc(pp);
-
        ks_pcie_stop_link(pci);
        ks_pcie_setup_rc_app_regs(ks_pcie);
        writew(PCI_IO_RANGE_TYPE_32 | (PCI_IO_RANGE_TYPE_32 << 8),
 
 
        ls_pcie_drop_msg_tlp(pcie);
 
-       dw_pcie_setup_rc(pp);
-
        return 0;
 }
 
 
        meson_set_max_payload(mp, MAX_PAYLOAD_SIZE);
        meson_set_max_rd_req_size(mp, MAX_READ_REQ_SIZE);
 
-       dw_pcie_setup_rc(pp);
-
        return 0;
 }
 
 
        u32 reg;
        struct dw_pcie *pci = to_dw_pcie_from_pp(pp);
 
-       dw_pcie_setup_rc(pp);
-
        if (!dw_pcie_link_up(pci)) {
                /* Disable LTSSM state machine to enable configuration */
                reg = dw_pcie_readl_dbi(pci, PCIE_GLOBAL_CONTROL_REG);
 
        artpec6_pcie_init_phy(artpec6_pcie);
        artpec6_pcie_deassert_core_reset(artpec6_pcie);
        artpec6_pcie_wait_for_phy(artpec6_pcie);
-       dw_pcie_setup_rc(pp);
 
        return 0;
 }
 
                        goto err_free_msi;
        }
 
+       dw_pcie_setup_rc(pp);
        dw_pcie_msi_init(pp);
 
        if (!dw_pcie_link_up(pci) && pci->ops->start_link) {
 
 
 static const struct of_device_id dw_plat_pcie_of_match[];
 
-static int dw_plat_pcie_host_init(struct pcie_port *pp)
-{
-       dw_pcie_setup_rc(pp);
-
-       return 0;
-}
-
 static const struct dw_pcie_host_ops dw_plat_pcie_host_ops = {
-       .host_init = dw_plat_pcie_host_init,
 };
 
 static int dw_plat_pcie_establish_link(struct dw_pcie *pci)
 
        regval |= PCIE_WM_RC;
        histb_pcie_writel(hipcie, PCIE_SYS_CTRL0, regval);
 
-       /* setup root complex */
-       dw_pcie_setup_rc(pp);
-
        return 0;
 }
 
 
 {
        pp->bridge->ops = &kirin_pci_ops;
 
-       dw_pcie_setup_rc(pp);
-
        return 0;
 }
 
 
                        goto err_disable_phy;
        }
 
-       dw_pcie_setup_rc(pp);
        qcom_ep_reset_deassert(pcie);
 
        return 0;
 
 
        spear13xx_pcie->app_base = pci->dbi_base + 0x2000;
 
-       dw_pcie_setup_rc(pp);
-
        /*
         * this controller support only 128 bytes read size, however its
         * default value in capability register is 512 bytes. So force
 
 
        uniphier_pcie_irq_enable(priv);
 
-       dw_pcie_setup_rc(pp);
-
        return 0;
 }