#define IEEE_T_MCOL            0x254 /* Frames tx'd with multiple collision */
 #define IEEE_T_DEF             0x258 /* Frames tx'd after deferral delay */
 #define IEEE_T_LCOL            0x25c /* Frames tx'd with late collision */
-#define IEEE_T_EXCOL           0x260 /* Frames tx'd with excesv collisions */
+#define IEEE_T_EXCOL           0x260 /* Frames tx'd with excessive collisions */
 #define IEEE_T_MACERR          0x264 /* Frames tx'd with TX FIFO underrun */
 #define IEEE_T_CSERR           0x268 /* Frames tx'd with carrier sense err */
 #define IEEE_T_SQE             0x26c /* Frames tx'd with SQE err */
 #define FEC_TX_BD_FTYPE(X)     (((X) & 0xf) << 20)
 
 /* The number of Tx and Rx buffers.  These are allocated from the page
- * pool.  The code may assume these are power of two, so it it best
+ * pool.  The code may assume these are power of two, so it is best
  * to keep them that size.
  * We don't need to allocate pages for the transmitter.  We just use
  * the skbuffer directly.
 #define FEC_QUIRK_SINGLE_MDIO          (1 << 11)
 /* Controller supports RACC register */
 #define FEC_QUIRK_HAS_RACC             (1 << 12)
-/* Controller supports interrupt coalesc */
+/* Controller supports interrupt coalesce */
 #define FEC_QUIRK_HAS_COALESCE         (1 << 13)
 /* Interrupt doesn't wake CPU from deep idle */
 #define FEC_QUIRK_ERR006687            (1 << 14)
  */
 #define FEC_QUIRK_HAS_EEE              (1 << 20)
 
-/* i.MX8QM ENET IP version add new feture to generate delayed TXC/RXC
+/* i.MX8QM ENET IP version add new feature to generate delayed TXC/RXC
  * as an alternative option to make sure it works well with various PHYs.
  * For the implementation of delayed clock, ENET takes synchronized 250MHz
  * clocks to generate 2ns delay.
 
        out_be32(&fec->rfifo_alarm, 0x0000030c);
        out_be32(&fec->tfifo_alarm, 0x00000100);
 
-       /* begin transmittion when 256 bytes are in FIFO (or EOF or FIFO full) */
+       /* begin transmission when 256 bytes are in FIFO (or EOF or FIFO full) */
        out_be32(&fec->x_wmrk, FEC_FIFO_WMRK_256B);
 
        /* enable crc generation */
 
  * @fep: the fec_enet_private structure handle
  * @enable: enable the channel pps output
  *
- * This function enble the PPS ouput on the timer channel.
+ * This function enables the PPS output on the timer channel.
  */
 static int fec_ptp_enable_pps(struct fec_enet_private *fep, uint enable)
 {
                 * very close to the second point, which means NSEC_PER_SEC
                 * - ts.tv_nsec is close to be zero(For example 20ns); Since the timer
                 * is still running when we calculate the first compare event, it is
-                * possible that the remaining nanoseonds run out before the compare
+                * possible that the remaining nanoseconds run out before the compare
                 * counter is calculated and written into TCCR register. To avoid
                 * this possibility, we will set the compare event to be the next
                 * of next second. The current setting is 31-bit timer and wrap