#define EN_COHERENCY                   0xF0000000
 #define EN_REG                         0x00000001
 #define OB_LO_IO                       0x00000002
-#define XGENE_PCIE_VENDORID            0x10E8
 #define XGENE_PCIE_DEVICEID            0xE004
 #define SZ_1T                          (SZ_1G*1024ULL)
 #define PIPE_PHY_RATE_RD(src)          ((0xc000 & (u32)(src)) >> 0xe)
        xgene_pcie_clear_config(port);
 
        /* setup the vendor and device IDs correctly */
-       val = (XGENE_PCIE_DEVICEID << 16) | XGENE_PCIE_VENDORID;
+       val = (XGENE_PCIE_DEVICEID << 16) | PCI_VENDOR_ID_AMCC;
        xgene_pcie_writel(port, BRIDGE_CFG_0, val);
 
        ret = xgene_pcie_map_ranges(port);