return ret;
 }
 
+int psp_update_vcn_sram(struct amdgpu_device *adev, int inst_idx,
+                       uint64_t cmd_gpu_addr, int cmd_size)
+{
+       struct amdgpu_firmware_info ucode = {0};
+
+       ucode.ucode_id = inst_idx ? AMDGPU_UCODE_ID_VCN1_RAM :
+               AMDGPU_UCODE_ID_VCN0_RAM;
+       ucode.mc_addr = cmd_gpu_addr;
+       ucode.ucode_size = cmd_size;
+
+       return psp_execute_np_fw_load(&adev->psp, &ucode);
+}
+
 static bool psp_check_fw_loading_status(struct amdgpu_device *adev,
                                        enum AMDGPU_UCODE_ID ucode_type)
 {
 
 extern const struct amdgpu_ip_block_version psp_v10_0_ip_block;
 
 int psp_gpu_reset(struct amdgpu_device *adev);
+int psp_update_vcn_sram(struct amdgpu_device *adev, int inst_idx,
+                       uint64_t cmd_gpu_addr, int cmd_size);
+
 int psp_xgmi_invoke(struct psp_context *psp, uint32_t ta_cmd_id);
 
 int psp_ras_invoke(struct psp_context *psp, uint32_t ta_cmd_id);