extern void exynos_pm_central_suspend(void);
 extern int exynos_pm_central_resume(void);
 extern void exynos_enter_aftr(void);
+#ifdef CONFIG_SMP
+extern void exynos_scu_enable(void);
+#else
+static inline void exynos_scu_enable(void) { }
+#endif
 
 extern struct cpuidle_exynos_data cpuidle_coupled_exynos_data;
 
 
 
 #include "common.h"
 
-static struct map_desc exynos4_iodesc[] __initdata = {
-       {
-               .virtual        = (unsigned long)S5P_VA_COREPERI_BASE,
-               .pfn            = __phys_to_pfn(EXYNOS4_PA_COREPERI),
-               .length         = SZ_8K,
-               .type           = MT_DEVICE,
-       },
-};
-
 static struct platform_device exynos_cpuidle = {
        .name              = "exynos_cpuidle",
 #ifdef CONFIG_ARM_EXYNOS_CPUIDLE
        return 1;
 }
 
-/*
- * exynos_map_io
- *
- * register the standard cpu IO areas
- */
-static void __init exynos_map_io(void)
-{
-       if (soc_is_exynos4())
-               iotable_init(exynos4_iodesc, ARRAY_SIZE(exynos4_iodesc));
-}
-
 static void __init exynos_init_io(void)
 {
        debug_ll_io_init();
 
        /* detect cpu id and rev. */
        s5p_init_cpu(S5P_VA_CHIPID);
-
-       exynos_map_io();
 }
 
 /*
 
 
 #define EXYNOS_PA_CHIPID               0x10000000
 
-#define EXYNOS4_PA_COREPERI            0x10500000
-
 #endif /* __ASM_ARCH_MAP_H */
 
                S5P_CORE_LOCAL_PWR_EN);
 }
 
+/**
+ * exynos_scu_enable : enables SCU for Cortex-A9 based system
+ */
+void exynos_scu_enable(void)
+{
+       struct device_node *np;
+       static void __iomem *scu_base;
+
+       if (!scu_base) {
+               np = of_find_compatible_node(NULL, NULL, "arm,cortex-a9-scu");
+               if (np) {
+                       scu_base = of_iomap(np, 0);
+                       of_node_put(np);
+               } else {
+                       scu_base = ioremap(scu_a9_get_base(), SZ_4K);
+               }
+       }
+       scu_enable(scu_base);
+}
+
 static void __iomem *cpu_boot_reg_base(void)
 {
        if (soc_is_exynos4210() && samsung_rev() == EXYNOS4210_REV_1_1)
        sync_cache_w(&pen_release);
 }
 
-static void __iomem *scu_base_addr(void)
-{
-       return (void __iomem *)(S5P_VA_SCU);
-}
-
 static DEFINE_SPINLOCK(boot_lock);
 
 static void exynos_secondary_init(unsigned int cpu)
        exynos_set_delayed_reset_assertion(true);
 
        if (read_cpuid_part() == ARM_CPU_PART_CORTEX_A9)
-               scu_enable(scu_base_addr());
+               exynos_scu_enable();
 
        /*
         * Write the address of secondary startup into the
 
 #include <asm/suspend.h>
 #include <asm/cacheflush.h>
 
-#include <mach/map.h>
-
 #include "common.h"
 
 static inline void __iomem *exynos_boot_vector_addr(void)
        cpu_suspend(0, exynos_aftr_finisher);
 
        if (read_cpuid_part() == ARM_CPU_PART_CORTEX_A9) {
-               scu_enable(S5P_VA_SCU);
+               exynos_scu_enable();
                if (call_firmware_op(resume) == -ENOSYS)
                        exynos_cpu_restore_register();
        }
 
 #include <asm/smp_scu.h>
 #include <asm/suspend.h>
 
-#include <mach/map.h>
-
 #include <plat/pm-common.h>
 
 #include "common.h"
                goto early_wakeup;
 
        if (cpuid == ARM_CPU_PART_CORTEX_A9)
-               scu_enable(S5P_VA_SCU);
+               exynos_scu_enable();
 
        if (call_firmware_op(resume) == -ENOSYS
            && cpuid == ARM_CPU_PART_CORTEX_A9)
 
 
 #define S5P_VA_CHIPID          S3C_ADDR(0x02000000)
 
-#define S5P_VA_COREPERI_BASE   S3C_ADDR(0x02800000)
-#define S5P_VA_COREPERI(x)     (S5P_VA_COREPERI_BASE + (x))
-#define S5P_VA_SCU             S5P_VA_COREPERI(0x0)
-
 #define VA_VIC(x)              (S3C_VA_IRQ + ((x) * 0x10000))
 #define VA_VIC0                        VA_VIC(0)
 #define VA_VIC1                        VA_VIC(1)