if (INTEL_GEN(dev_priv) >= 11)
                val |= EDP_PSR_TP4_TIME_0US;
 
+       if (i915_modparams.psr_safest_params) {
+               val |= EDP_PSR_TP1_TIME_2500us;
+               val |= EDP_PSR_TP2_TP3_TIME_2500us;
+               goto check_tp3_sel;
+       }
+
        if (dev_priv->vbt.psr.tp1_wakeup_time_us == 0)
                val |= EDP_PSR_TP1_TIME_0us;
        else if (dev_priv->vbt.psr.tp1_wakeup_time_us <= 100)
        else
                val |= EDP_PSR_TP2_TP3_TIME_2500us;
 
+check_tp3_sel:
        if (intel_dp_source_supports_hbr2(intel_dp) &&
            drm_dp_tps3_supported(intel_dp->dpcd))
                val |= EDP_PSR_TP1_TP3_SEL;
        intel_de_write(dev_priv, EDP_PSR_CTL(dev_priv->psr.transcoder), val);
 }
 
-static void hsw_activate_psr2(struct intel_dp *intel_dp)
+static u32 intel_psr2_get_tp_time(struct intel_dp *intel_dp)
 {
        struct drm_i915_private *dev_priv = dp_to_i915(intel_dp);
-       u32 val;
-
-       val = psr_compute_idle_frames(intel_dp) << EDP_PSR2_IDLE_FRAME_SHIFT;
-
-       val |= EDP_PSR2_ENABLE | EDP_SU_TRACK_ENABLE;
-       if (INTEL_GEN(dev_priv) >= 10 || IS_GEMINILAKE(dev_priv))
-               val |= EDP_Y_COORDINATE_ENABLE;
+       u32 val = 0;
 
-       val |= EDP_PSR2_FRAME_BEFORE_SU(dev_priv->psr.sink_sync_latency + 1);
+       if (i915_modparams.psr_safest_params)
+               return EDP_PSR2_TP2_TIME_2500us;
 
        if (dev_priv->vbt.psr.psr2_tp2_tp3_wakeup_time_us >= 0 &&
            dev_priv->vbt.psr.psr2_tp2_tp3_wakeup_time_us <= 50)
        else
                val |= EDP_PSR2_TP2_TIME_2500us;
 
+       return val;
+}
+
+static void hsw_activate_psr2(struct intel_dp *intel_dp)
+{
+       struct drm_i915_private *dev_priv = dp_to_i915(intel_dp);
+       u32 val;
+
+       val = psr_compute_idle_frames(intel_dp) << EDP_PSR2_IDLE_FRAME_SHIFT;
+
+       val |= EDP_PSR2_ENABLE | EDP_SU_TRACK_ENABLE;
+       if (INTEL_GEN(dev_priv) >= 10 || IS_GEMINILAKE(dev_priv))
+               val |= EDP_Y_COORDINATE_ENABLE;
+
+       val |= EDP_PSR2_FRAME_BEFORE_SU(dev_priv->psr.sink_sync_latency + 1);
+       val |= intel_psr2_get_tp_time(intel_dp);
+
        /*
         * PSR2 HW is incorrectly using EDP_PSR_TP1_TP3_SEL and BSpec is
         * recommending keep this bit unset while PSR2 is enabled.
 
        "(0=disabled, 1=enabled) "
        "Default: -1 (use per-chip default)");
 
+i915_param_named(psr_safest_params, bool, 0400,
+       "Replace PSR VBT parameters by the safest and not optimal ones. This "
+       "is helpfull to detect if PSR issues are related to bad values set in "
+       " VBT. (0=use VBT paramters, 1=use safest parameters)");
+
 i915_param_named_unsafe(force_probe, charp, 0400,
        "Force probe the driver for specified devices. "
        "See CONFIG_DRM_I915_FORCE_PROBE for details.");
 
        param(int, enable_dc, -1, 0400) \
        param(int, enable_fbc, -1, 0600) \
        param(int, enable_psr, -1, 0600) \
+       param(bool, psr_safest_params, false, 0600) \
        param(int, disable_power_well, -1, 0400) \
        param(int, enable_ips, 1, 0600) \
        param(int, invert_brightness, 0, 0600) \