*   7:4 R/W  SWITCH_TABLE_COM_SPDT_WLAN_IDLE
         * SWITCH_TABLE_COM_SPDT_WLAN_IDLE
         */
-       if (AR_SREV_9462_20(ah) || AR_SREV_9565(ah)) {
+       if (AR_SREV_9462_20_OR_LATER(ah) || AR_SREV_9565(ah)) {
                value = ar9003_switch_com_spdt_get(ah, is2ghz);
                REG_RMW_FIELD(ah, AR_PHY_GLB_CONTROL,
                                AR_SWITCH_TABLE_COM_SPDT_ALL, value);
 {
        u32 data, ko, kg;
 
-       if (!AR_SREV_9462_20(ah))
+       if (!AR_SREV_9462_20_OR_LATER(ah))
                return;
+
        ar9300_otp_read_word(ah, 1, &data);
        ko = data & 0xff;
        kg = (data >> 8) & 0xff;
                              AR_PHY_TPC_19_ALPHA_THERM, temp_slope);
        }
 
-       if (AR_SREV_9462_20(ah))
+       if (AR_SREV_9462_20_OR_LATER(ah))
                REG_RMW_FIELD(ah, AR_PHY_TPC_19_B1,
                              AR_PHY_TPC_19_B1_ALPHA_THERM, temp_slope);
 
 
                ar9003_hw_prog_ini(ah, &ah->iniMac[i], modesIndex);
                ar9003_hw_prog_ini(ah, &ah->iniBB[i], modesIndex);
                ar9003_hw_prog_ini(ah, &ah->iniRadio[i], modesIndex);
-               if (i == ATH_INI_POST && AR_SREV_9462_20(ah))
+               if (i == ATH_INI_POST && AR_SREV_9462_20_OR_LATER(ah))
                        ar9003_hw_prog_ini(ah,
                                           &ah->ini_radio_post_sys2ant,
                                           modesIndex);
         */
        REG_WRITE_ARRAY(&ah->iniModesRxGain, 1, regWrites);
 
-       if (AR_SREV_9462_20(ah)) {
+       if (AR_SREV_9462_20_OR_LATER(ah)) {
                /*
                 * CUS217 mix LNA mode.
                 */
        ar9003_hw_prog_ini(ah, &ah->iniBB[ATH_INI_POST], modesIndex);
        ar9003_hw_prog_ini(ah, &ah->iniRadio[ATH_INI_POST], modesIndex);
 
-       if (AR_SREV_9462_20(ah))
+       if (AR_SREV_9462_20_OR_LATER(ah))
                ar9003_hw_prog_ini(ah, &ah->ini_radio_post_sys2ant,
                                   modesIndex);
 
 
 #define AR_PHY_TPC_5_B1         (AR_SM1_BASE + 0x208)
 #define AR_PHY_TPC_6_B1         (AR_SM1_BASE + 0x20c)
 #define AR_PHY_TPC_11_B1        (AR_SM1_BASE + 0x220)
-#define AR_PHY_PDADC_TAB_1     (AR_SM1_BASE + (AR_SREV_AR9462(ah) ? \
+#define AR_PHY_PDADC_TAB_1     (AR_SM1_BASE + (AR_SREV_9462_20_OR_LATER(ah) ? \
                                        0x280 : 0x240))
 #define AR_PHY_TPC_19_B1       (AR_SM1_BASE + 0x240)
 #define AR_PHY_TPC_19_B1_ALPHA_THERM           0xff
 #define AR_GLB_GPIO_CONTROL    (AR_GLB_BASE)
 #define AR_PHY_GLB_CONTROL     (AR_GLB_BASE + 0x44)
 #define AR_GLB_SCRATCH(_ah)    (AR_GLB_BASE + \
-                                       (AR_SREV_9462_20(_ah) ? 0x4c : 0x50))
+                                       (AR_SREV_9462_20_OR_LATER(_ah) ? 0x4c : 0x50))
 #define AR_GLB_STATUS          (AR_GLB_BASE + 0x48)
 
 /*
 
                if (!(ah->ent_mode & AR_ENT_OTP_49GHZ_DISABLE))
                        pCap->hw_caps |= ATH9K_HW_CAP_MCI;
 
-               if (AR_SREV_9462_20(ah))
+               if (AR_SREV_9462_20_OR_LATER(ah))
                        pCap->hw_caps |= ATH9K_HW_CAP_RTT;
        }