};
 
 struct amdgpu_sdma_ras_funcs {
+       int (*ras_late_init)(struct amdgpu_device *adev,
+                       void *ras_ih_info);
+       void (*ras_fini)(struct amdgpu_device *adev);
        int (*query_ras_error_count)(struct amdgpu_device *adev,
                        uint32_t instance, void *ras_error_status);
 };
 
                .cb = sdma_v4_0_process_ras_data_cb,
        };
 
-       return amdgpu_sdma_ras_late_init(adev, &ih_info);
+       return adev->sdma.funcs->ras_late_init(adev, &ih_info);
 }
 
 static int sdma_v4_0_sw_init(void *handle)
        struct amdgpu_device *adev = (struct amdgpu_device *)handle;
        int i;
 
-       amdgpu_sdma_ras_fini(adev);
+       adev->sdma.funcs->ras_fini(adev);
 
        for (i = 0; i < adev->sdma.num_instances; i++) {
                amdgpu_ring_fini(&adev->sdma.instance[i].ring);
 };
 
 static const struct amdgpu_sdma_ras_funcs sdma_v4_0_ras_funcs = {
+       .ras_late_init = amdgpu_sdma_ras_late_init,
+       .ras_fini = amdgpu_sdma_ras_fini,
        .query_ras_error_count = sdma_v4_0_query_ras_error_count,
 };