/* efuse process */
 
        /* pre-config BB/RF, BB reset/RFC reset */
-       rtw89_chip_disable_bb_rf(rtwdev);
+       ret = rtw89_chip_disable_bb_rf(rtwdev);
+       if (ret)
+               return ret;
        ret = rtw89_chip_enable_bb_rf(rtwdev);
        if (ret)
                return ret;
 
 
 struct rtw89_chip_ops {
        int (*enable_bb_rf)(struct rtw89_dev *rtwdev);
-       void (*disable_bb_rf)(struct rtw89_dev *rtwdev);
+       int (*disable_bb_rf)(struct rtw89_dev *rtwdev);
        void (*bb_reset)(struct rtw89_dev *rtwdev,
                         enum rtw89_phy_idx phy_idx);
        void (*bb_sethw)(struct rtw89_dev *rtwdev);
 
 {
        enum rtw89_core_chip_id chip_id = rtwdev->chip->chip_id;
 
-       if (chip_id == RTL8852A)
-               rtw89_write32_set(rtwdev, R_AX_SPSLDO_ON_CTRL0,
+       if (chip_id == RTL8852A || chip_id == RTL8852B)
+               rtw89_write32_set(rtwdev, R_AX_SPS_DIG_ON_CTRL0,
                                  B_AX_OCP_L1_MASK);
 
        return 0;
 }
 EXPORT_SYMBOL(rtw89_mac_enable_bb_rf);
 
-void rtw89_mac_disable_bb_rf(struct rtw89_dev *rtwdev)
+int rtw89_mac_disable_bb_rf(struct rtw89_dev *rtwdev)
 {
        rtw89_write8_clr(rtwdev, R_AX_SYS_FUNC_EN,
                         B_AX_FEN_BBRSTB | B_AX_FEN_BB_GLB_RSTN);
                          B_AX_WLRF1_CTRL_7 | B_AX_WLRF1_CTRL_1 |
                          B_AX_WLRF_CTRL_7 | B_AX_WLRF_CTRL_1);
        rtw89_write8_clr(rtwdev, R_AX_PHYREG_SET, PHYREG_SET_ALL_CYCLE);
+
+       return 0;
 }
 EXPORT_SYMBOL(rtw89_mac_disable_bb_rf);
 
 
                                        struct ieee80211_vif *vif);
 int rtw89_mac_remove_vif(struct rtw89_dev *rtwdev, struct rtw89_vif *vif);
 int rtw89_mac_enable_bb_rf(struct rtw89_dev *rtwdev);
-void rtw89_mac_disable_bb_rf(struct rtw89_dev *rtwdev);
+int rtw89_mac_disable_bb_rf(struct rtw89_dev *rtwdev);
 
 static inline int rtw89_chip_enable_bb_rf(struct rtw89_dev *rtwdev)
 {
        return chip->ops->enable_bb_rf(rtwdev);
 }
 
-static inline void rtw89_chip_disable_bb_rf(struct rtw89_dev *rtwdev)
+static inline int rtw89_chip_disable_bb_rf(struct rtw89_dev *rtwdev)
 {
        const struct rtw89_chip_info *chip = rtwdev->chip;
 
-       chip->ops->disable_bb_rf(rtwdev);
+       return chip->ops->disable_bb_rf(rtwdev);
 }
 
 u32 rtw89_mac_get_err_status(struct rtw89_dev *rtwdev);
 #define XTAL_SI_HIGH_ADDR_MASK GENMASK(2, 0)
        XTAL_SI_READ_VAL = 0x7A,
        XTAL_SI_WL_RFC_S0 = 0x80,
+#define XTAL_SI_RF00S_EN       GENMASK(2, 0)
 #define XTAL_SI_RF00           BIT(0)
        XTAL_SI_WL_RFC_S1 = 0x81,
+#define XTAL_SI_RF10S_EN       GENMASK(2, 0)
 #define XTAL_SI_RF10           BIT(0)
        XTAL_SI_ANAPAR_WL = 0x90,
 #define XTAL_SI_SRAM2RFC       BIT(7)
 
 #define B_AX_EF_POR BIT(10)
 #define B_AX_EF_CELL_SEL_MASK GENMASK(9, 8)
 
-#define R_AX_SPSLDO_ON_CTRL0 0x0200
-#define B_AX_OCP_L1_MASK GENMASK(15, 13)
-
 #define R_AX_EFUSE_CTRL 0x0030
 #define B_AX_EF_MODE_SEL_MASK GENMASK(31, 30)
 #define B_AX_EF_RDY BIT(29)
 #define R_AX_UDM2 0x01F8
 #define R_AX_UDM3 0x01FC
 
+#define R_AX_SPS_DIG_ON_CTRL0 0x0200
+#define B_AX_VREFPFM_L_MASK GENMASK(25, 22)
+#define B_AX_REG_ZCDC_H_MASK GENMASK(18, 17)
+#define B_AX_OCP_L1_MASK GENMASK(15, 13)
+#define B_AX_VOL_L1_MASK GENMASK(3, 0)
+
 #define R_AX_LDO_AON_CTRL0 0x0218
 #define B_AX_PD_REGU_L BIT(16)
 
 
 #define R_AX_PHYREG_SET 0x8040
 #define PHYREG_SET_ALL_CYCLE 0x8
+#define PHYREG_SET_XYN_CYCLE 0xE
 
 #define R_AX_HD0IMR 0x8110
 #define B_AX_WDT_PTFM_INT_EN BIT(5)
 
  */
 
 #include "core.h"
+#include "mac.h"
+#include "reg.h"
+
+static int rtw8852b_mac_enable_bb_rf(struct rtw89_dev *rtwdev)
+{
+       int ret;
+
+       rtw89_write8_set(rtwdev, R_AX_SYS_FUNC_EN,
+                        B_AX_FEN_BBRSTB | B_AX_FEN_BB_GLB_RSTN);
+       rtw89_write32_mask(rtwdev, R_AX_SPS_DIG_ON_CTRL0, B_AX_REG_ZCDC_H_MASK, 0x1);
+       rtw89_write32_set(rtwdev, R_AX_WLRF_CTRL, B_AX_AFC_AFEDIG);
+       rtw89_write32_clr(rtwdev, R_AX_WLRF_CTRL, B_AX_AFC_AFEDIG);
+       rtw89_write32_set(rtwdev, R_AX_WLRF_CTRL, B_AX_AFC_AFEDIG);
+
+       ret = rtw89_mac_write_xtal_si(rtwdev, XTAL_SI_WL_RFC_S0, 0xC7,
+                                     FULL_BIT_MASK);
+       if (ret)
+               return ret;
+
+       ret = rtw89_mac_write_xtal_si(rtwdev, XTAL_SI_WL_RFC_S1, 0xC7,
+                                     FULL_BIT_MASK);
+       if (ret)
+               return ret;
+
+       rtw89_write8(rtwdev, R_AX_PHYREG_SET, PHYREG_SET_XYN_CYCLE);
+
+       return 0;
+}
+
+static int rtw8852b_mac_disable_bb_rf(struct rtw89_dev *rtwdev)
+{
+       u8 wl_rfc_s0;
+       u8 wl_rfc_s1;
+       int ret;
+
+       rtw89_write8_clr(rtwdev, R_AX_SYS_FUNC_EN,
+                        B_AX_FEN_BBRSTB | B_AX_FEN_BB_GLB_RSTN);
+
+       ret = rtw89_mac_read_xtal_si(rtwdev, XTAL_SI_WL_RFC_S0, &wl_rfc_s0);
+       if (ret)
+               return ret;
+       wl_rfc_s0 &= ~XTAL_SI_RF00S_EN;
+       ret = rtw89_mac_write_xtal_si(rtwdev, XTAL_SI_WL_RFC_S0, wl_rfc_s0,
+                                     FULL_BIT_MASK);
+       if (ret)
+               return ret;
+
+       ret = rtw89_mac_read_xtal_si(rtwdev, XTAL_SI_WL_RFC_S1, &wl_rfc_s1);
+       if (ret)
+               return ret;
+       wl_rfc_s1 &= ~XTAL_SI_RF10S_EN;
+       ret = rtw89_mac_write_xtal_si(rtwdev, XTAL_SI_WL_RFC_S1, wl_rfc_s1,
+                                     FULL_BIT_MASK);
+       return ret;
+}
+
+static const struct rtw89_chip_ops rtw8852b_chip_ops = {
+       .enable_bb_rf           = rtw8852b_mac_enable_bb_rf,
+       .disable_bb_rf          = rtw8852b_mac_disable_bb_rf,
+};
 
 const struct rtw89_chip_info rtw8852b_chip_info = {
        .chip_id                = RTL8852B,
 
        return 0;
 }
 
-static void rtw8852c_mac_disable_bb_rf(struct rtw89_dev *rtwdev)
+static int rtw8852c_mac_disable_bb_rf(struct rtw89_dev *rtwdev)
 {
        rtw89_write8_clr(rtwdev, R_AX_SYS_FUNC_EN,
                         B_AX_FEN_BBRSTB | B_AX_FEN_BB_GLB_RSTN);
+
+       return 0;
 }
 
 static const struct rtw89_chip_ops rtw8852c_chip_ops = {