return 0;
 }
 
+int amdgpu_mes_reset_hw_queue_mmio(struct amdgpu_device *adev, int queue_type,
+                                  int me_id, int pipe_id, int queue_id, int vmid)
+{
+       struct mes_reset_queue_input queue_input;
+       int r;
+
+       queue_input.use_mmio = true;
+       queue_input.me_id = me_id;
+       queue_input.pipe_id = pipe_id;
+       queue_input.queue_id = queue_id;
+       queue_input.vmid = vmid;
+       r = adev->mes.funcs->reset_hw_queue(&adev->mes, &queue_input);
+       if (r)
+               DRM_ERROR("failed to reset hardware queue by mmio, queue id = %d\n",
+                         queue_id);
+       return r;
+}
+
 int amdgpu_mes_map_legacy_queue(struct amdgpu_device *adev,
                                struct amdgpu_ring *ring)
 {
 
        queue_input.queue_type = ring->funcs->type;
        queue_input.doorbell_offset = ring->doorbell_index;
+       queue_input.me_id = ring->me;
        queue_input.pipe_id = ring->pipe;
        queue_input.queue_id = ring->queue;
        queue_input.mqd_addr = amdgpu_bo_gpu_offset(ring->mqd_obj);
        queue_input.wptr_addr = ring->wptr_gpu_addr;
        queue_input.vmid = vmid;
+       queue_input.use_mmio = use_mmio;
 
        r = adev->mes.funcs->reset_legacy_queue(&adev->mes, &queue_input);
        if (r)